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计算机系统结构指的是计算机系统的内部组件的结构。现代计算机通常有一个冯-诺依曼结构，其中包括：一个处理器；一个存储指令和数据的存储单元；输入和输出设备的连接；以及数据的二级存储。

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电子工程代写|计算机系统结构代写Computer Systems Architecture代考|Experimental Results

For our experiments we used a benchmark suite of synthetic taskgraphs [14] with 36000 performance optimal schedules, that can be subdivided by the number of PUs (2, 4, 8, 16 and 32$)$, the number of tasks (7-12,13-18 and 19-24), the edge density and length and the node and edge weights. The schedules were generated with a PDS-algorithm (Pruned Depth-first Search). To find optimal solutions in an acceptable time, the search space is reduced by pruning selected paths in the search tree. As the scheduling problem is NP-hard, there have been some taskgraphs where no optimal schedule could be found even after weeks of computation. Those taskgraphs are excluded from this study. As seen in Sect. 5.2, our system model closely reflects the real system in terms of energy consumption. We used this fact to simulate nearly 34500 of the given schedules using the RUPS system. We evaluate the trade-off between $P E, F T$ and $E$ with four scenarios in which we use the four strategies from Sect. 3. These scenarios reflect system setups with one of the three parameters as inherently dominating. This choice will give a wide range of experiments with the extreme corner cases covered, and everything between them. The following scenarios were used for our simulation, where we do not consider the turbo frequency to avoid throttling effects:
(A) Strategy 1: Use only DDs and start with the highest supported frequency $(3.5 \mathrm{GHz})$. In this scenario we focus on $P E$.
(B) Strategy 2: Use Ds and DDs and start with the highest supported frequency $(3.5 \mathrm{GHz}$ ). This scenario mainly targets on $P E$, but also on $F T$.
(C) Strategy 3: Create the schedules with a simple List Scheduler that uses half of the PUs for original tasks, the other for the Ds and start with the highest supported frequency $(3.5 \mathrm{GHz})$. Here the focus is on $F T$.
(D) Strategy 4: Select a lower frequency for original tasks and start with frequency level $7(2.3 \mathrm{GHz})$. With this scenario we try to focus on $E$.

To visualize the trade-off between $P E, F T$ and $E$ the results of the four strategies are relatively related to the following estimated upper and lower boundaries for each criterion (see Table 3 ) where $m$ is the makespan in cycles, $m_{s e q}$ is the makespan, when all tasks are running in sequence and $m_{f t}$ is the makespan in case of a failure. $p_{\max } \in P U$ is the maximum number of PUs used and $f_{\text {highest/lowest }}$ is the highest or lowest frequency respectively.

Altera provides a softcore, the Nios II [5], for Altera FPGAs. The Nios RISC architecture implements a 32-bit instruction set like the MIPS instruction set architecture. Although Nios II represents a different design point from Lipsi, it is interesting to note that Nios II can be customized to meet the application requirements. Three different models are available [5]: the Fast core is optimized for high performance; the Standard core is intended to balance performance and size; and the Economy core is optimized for smallest size. The smallest core can be implemented in less than 700 logic elements (LEs). It is a sequential implementation and each instruction takes at least 6 clock cycles. Lipsi is a smaller (8-bit), accumulator-based architecture, and most instructions execute in two clock cycles.

PicoBlaze is an 8-bit microcontroller for Xilinx FPGAs [6]. The processor is highly optimized for low resource usage. This optimization results in restrictions such as a maximum program size of 1024 instructions and 64 bytes data memory. The benefit of this puristic design is a processor that can be implemented with one on-chip memory and 96 logic slices in a Spartan-3 FPGA. PicoBlaze provides 16 8-bit registers and executes one instruction in two clock cycles. The interface to $\mathrm{I} / \mathrm{O}$ devices is minimalistic in the positive sense: it is simple and very efficient to connect simple I/O devices to the processor.

The Lipsi approach is, like the concept of PicoBlaze, to provide a small processor for utility functions. Lipsi is optimized to balance the resource usage between on-chip memory and logic cells. Therefore, the LE count of Lipsi is slightly lower than the one of PicoBlaze. PicoBlaze is coded at a very low level of abstraction by using Xilinx primitive components such as LUT4 or MUXCY. Therefore, the design is optimized for Xilinx FPGAs and practically not portable. Lipsi is written in vendor agnostic Chisel and compiles unmodified for Altera and Xilinx devices.

The SpartanMC is a small microcontroller optimized for FPGA technology [7]. One interesting feature is that the instruction width and the data width are 18 bits. The argument is that current FPGAs contain on-chip memory blocks that are 18-bit wide (originally intended to contain parity protection). The processor is a 16 register RISC architecture with two operand instructions and is implemented in a threc-stage pipclinc. To avoid data forwarding within the register file, the instruction fetch and the write-back stage are split into two phases, like the original MIPS pipeline [8]. This decision slightly complicates the design as two phase-shifted clocks are needed. We assume that this phase splitting also limits the maximum clock frequency. As on-chip memories for register files are large, this resource is utilized by a sliding register window to speedup function calls. SpartanMC performs comparable to the 32 -bit RISC processors LEONII [9] and MicroBlaze [10] on the Dhrystone benchmark.

计算机系统结构代考

电子工程代写|计算机系统结构代写Computer Systems Architecture代考|Experimental Results

在我们的实验中，我们使用了具有 36000 个性能最佳调度的合成任务图 [14] 的基准套件，可以通过 PU 的数量（2、4、8、16 和 32)、任务数（7-12、13-18 和 19-24）、边密度和长度以及节点和边权重。时间表是使用 PDS 算法（修剪深度优先搜索）生成的。为了在可接受的时间内找到最佳解决方案，通过修剪搜索树中的选定路径来减少搜索空间。由于调度问题是 NP 难的，因此有一些任务图即使经过数周的计算也无法找到最佳调度。这些任务图被排除在本研究之外。正如在教派中看到的那样。5.2，我们的系统模型在能耗方面密切反映了真实系统。我们利用这一事实模拟了近 34500 个使用 RUPS 系统的给定计划。我们评估之间的权衡磷和,F吨和和在四个场景中，我们使用了 Sect 的四种策略。3. 这些场景反映了具有三个参数之一的系统设置固有地占主导地位。这种选择将提供广泛的实验，涵盖极端极端情况以及它们之间的所有内容。以下场景用于我们的模拟，其中我们不考虑涡轮频率以避免节流效应：
(A) 策略 1：仅使用 DD 并从支持的最高频率开始(3.5千兆赫). 在这种情况下，我们专注于磷和.
(B) 策略 2：使用 Ds 和 DDs 并从支持的最高频率开始(3.5千兆赫）。这个场景主要针对磷和，而且在F吨.
(C) 策略 3：使用简单的 List Scheduler 创建计划，将一半的 PU 用于原始任务，另一半用于 D，并以支持的最高频率开始(3.5千兆赫). 这里的重点是F吨.
(D) 策略4：为原始任务选择较低的频率，从频率级别开始7(2.3千兆赫). 在这种情况下，我们尝试专注于和.

可视化之间的权衡磷和,F吨和和四种策略的结果与以下每个标准的估计上下边界相对相关（见表 3），其中米是周期中的制造跨度，米s和q是制造跨度，当所有任务都按顺序运行并且米F吨是发生故障时的制造跨度。p最大限度∈磷在是使用的最大 PU 数，并且F最高/最低分别是最高或最低频率。

Altera 为 Altera FPGA 提供了一个软核 Nios II [5]。Nios RISC 架构实现了类似于 MIPS 指令集架构的 32 位指令集。虽然 Nios II 代表了与 Lipsi 不同的设计点，但有趣的是 Nios II 可以定制以满足应用需求。提供三种不同的模型 [5]： Fast 内核针对高性能进行了优化；标准核心旨在平衡性能和尺寸；经济核心针对最小尺寸进行了优化。最小的内核可以在不到 700 个逻辑元件 (LE) 中实现。它是一个顺序实现，每条指令至少需要 6 个时钟周期。Lipsi 是一种较小的（8 位）、基于累加器的架构，大多数指令在两个时钟周期内执行。

PicoBlaze 是用于 Xilinx FPGA [6] 的 8 位微控制器。该处理器针对低资源使用进行了高度优化。这种优化会产生限制，例如最大程序大小为 1024 条指令和 64 字节数据存储器。这种纯粹设计的好处是可以在 Spartan-3 FPGA 中使用一个片上存储器和 96 个逻辑片来实现处理器。PicoBlaze 提供 16 个 8 位寄存器，并在两个时钟周期内执行一条指令。接口到我/○devices 在积极的意义上是简约的：将简单的 I/O 设备连接到处理器是简单且非常有效的。

Lipsi 方法就像 PicoBlaze 的概念一样，为实用功能提供一个小型处理器。Lipsi 经过优化以平衡片上存储器和逻辑单元之间的资源使用。因此，Lipsi 的 LE 计数略低于 PicoBlaze 的计数。PicoBlaze 使用 Xilinx 原始组件（例如 LUT4 或 MUXCY）以非常低的抽象级别进行编码。因此，该设计针对 Xilinx FPGA 进行了优化，实际上并不便携。Lipsi 是用与供应商无关的 Chisel 编写的，并且未经修改即可针对 Altera 和 Xilinx 器件进行编译。

SpartanMC 是针对 FPGA 技术优化的小型微控制器 [7]。一个有趣的特性是指令宽度和数据宽度都是 18 位。争论是当前的 FPGA 包含 18 位宽的片上存储器块（最初旨在包含奇偶校验保护）。该处理器是一个具有两个操作数指令的 16 寄存器 RISC 体系结构，并在 threc-stage pipclinc 中实现。为了避免寄存器文件中的数据转发，指令获取和回写阶段被分为两个阶段，就像原始的 MIPS 流水线 [8]。由于需要两个相移时钟，因此该决定会使设计稍微复杂化。我们假设这种分相也限制了最大时钟频率。由于寄存器文件的片上存储器很大，滑动寄存器窗口利用此资源来加速函数调用。SpartanMC 在 Dhrystone 基准测试中的性能与 32 位 RISC 处理器 LEONII [9] 和 MicroBlaze [10] 相当。

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金融工程代写

金融工程是使用数学技术来解决金融问题。金融工程使用计算机科学、统计学、经济学和应用数学领域的工具和知识来解决当前的金融问题，以及设计新的和创新的金融产品。

非参数统计代写

非参数统计指的是一种统计方法，其中不假设数据来自于由少数参数决定的规定模型；这种模型的例子包括正态分布模型和线性回归模型。

广义线性模型代考

广义线性模型（GLM）归属统计学领域，是一种应用灵活的线性回归模型。该模型允许因变量的偏差分布有除了正态分布之外的其它分布。

术语广义线性模型（GLM）通常是指给定连续和/或分类预测因素的连续响应变量的常规线性回归模型。它包括多元线性回归，以及方差分析和方差分析（仅含固定效应）。

有限元方法代写

有限元方法（FEM）是一种流行的方法，用于数值解决工程和数学建模中出现的微分方程。典型的问题领域包括结构分析、传热、流体流动、质量运输和电磁势等传统领域。

有限元是一种通用的数值方法，用于解决两个或三个空间变量的偏微分方程（即一些边界值问题）。为了解决一个问题，有限元将一个大系统细分为更小、更简单的部分，称为有限元。这是通过在空间维度上的特定空间离散化来实现的，它是通过构建对象的网格来实现的：用于求解的数值域，它有有限数量的点。边界值问题的有限元方法表述最终导致一个代数方程组。该方法在域上对未知函数进行逼近。[1] 然后将模拟这些有限元的简单方程组合成一个更大的方程系统，以模拟整个问题。然后，有限元通过变化微积分使相关的误差函数最小化来逼近一个解决方案。

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随机微积分是数学的一个分支，对随机过程进行操作。它允许为随机过程的积分定义一个关于随机过程的一致的积分理论。这个领域是由日本数学家伊藤清在第二次世界大战期间创建并开始的。

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随机过程，是依赖于参数的一组随机变量的全体，参数通常是时间。随机变量是随机现象的数量表现，其时间序列是一组按照时间发生先后顺序进行排列的数据点序列。通常一组时间序列的时间间隔为一恒定值（如1秒，5分钟，12小时，7天，1年），因此时间序列可以作为离散时间数据进行分析处理。研究时间序列数据的意义在于现实中，往往需要研究某个事物其随时间发展变化的规律。这就需要通过研究该事物过去发展的历史记录，以得到其自身发展的规律。

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多元回归分析渐进（Multiple Regression Analysis Asymptotics）属于计量经济学领域，主要是一种数学上的统计分析方法，可以分析复杂情况下各影响因素的数学关系，在自然科学、社会和经济学等多个领域内应用广泛。

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